Finish top-module(axi_slave test_successful): 2025-08-06 22:43:10

rtl/sync_fifo_128_to_64.v

@@ -1,9 +1,8 @@
 module sync_fifo_128_to_64 #(
     parameter DATA_IN_WIDTH = 128,
     parameter DATA_OUT_WIDTH = 64,
-    parameter FIFO_DEPTH  = 16,
-    parameter ADDR_WIDTH = $clog2(FIFO_DEPTH)
-)(
+    parameter FIFO_DEPTH  = 16
+    )(
     input clk,
     input rst_n,
     input wr_en,
@@ -13,6 +12,7 @@ module sync_fifo_128_to_64 #(
     output [DATA_OUT_WIDTH-1:0] rd_data,
     output empty
 );
+    localparam ADDR_WIDTH = $clog2(FIFO_DEPTH);
 
     reg [DATA_OUT_WIDTH-1:0] mem [0 :FIFO_DEPTH -1];
     reg [ADDR_WIDTH : 0] wr_ptr, rd_ptr;