Finish top-module(axi_slave test_successful): 2025-08-06 22:43:10

rtl/sync_fifo_64_to_128.v

@@ -1,8 +1,8 @@
 module sync_fifo_64_to_128 #(
     parameter DATA_IN_WIDTH = 64,
     parameter DATA_OUT_WIDTH = 128,
-    parameter FIFO_DEPTH  = 16,
-    parameter ADDR_WIDTH = $clog2(FIFO_DEPTH)
+    parameter FIFO_DEPTH  = 16
+    
 )(
     input clk,
     input rst_n,
@@ -13,7 +13,7 @@ module sync_fifo_64_to_128 #(
     output [DATA_OUT_WIDTH-1:0] rd_data,
     output empty
 );
-
+    localparam ADDR_WIDTH = $clog2(FIFO_DEPTH);
     reg [DATA_IN_WIDTH-1:0] mem [FIFO_DEPTH -1 : 0];
     reg [ADDR_WIDTH : 0] wr_ptr, rd_ptr;
     wire [ADDR_WIDTH -1:0] wr_addr ,rd_addr;