100 lines
3.3 KiB
Verilog
100 lines
3.3 KiB
Verilog
`timescale 1ns/1ps
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module tb_array_mux;
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// 输入信号定义
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reg array_wr_csn; // 写操作片选
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reg [15:0] array_wr_raddr; // 写操作地址
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reg array_rd_csn; // 读操作片选
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reg [15:0] array_rd_raddr; // 读操作地址
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reg array_ref_csn; // 刷新操作片选
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reg [15:0] array_ref_raddr; // 刷新操作地址
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reg [1:0] array_mux_sel; // 选择控制信号
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// 输出信号定义
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wire array_csn; // 输出片选
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wire [15:0] array_raddr; // 输出地址
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// 例化被测试模块
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array_mux uut (
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.array_wr_csn (array_wr_csn),
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.array_wr_raddr (array_wr_raddr),
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.array_rd_csn (array_rd_csn),
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||
.array_rd_raddr (array_rd_raddr),
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||
.array_ref_csn (array_ref_csn),
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||
.array_ref_raddr (array_ref_raddr),
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.array_mux_sel (array_mux_sel),
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.array_csn (array_csn),
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.array_raddr (array_raddr)
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);
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// 初始化测试向量
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initial begin
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// 初始值设置
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array_wr_csn = 1'b0;
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array_wr_raddr = 16'h1234;
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array_rd_csn = 1'b1;
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array_rd_raddr = 16'h5678;
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array_ref_csn = 1'b0;
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array_ref_raddr = 16'h9ABC;
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array_mux_sel = 2'b00;
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// 等待10ns，确保初始状态稳定
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#10;
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// 测试场景1：选择刷新操作（2'b01）
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array_mux_sel = 2'b01;
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#10;
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$display("Test Case 1 (sel=01): csn=%b, addr=%h (Expected: csn=%b, addr=%h)",
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array_csn, array_raddr, array_ref_csn, array_ref_raddr);
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// 测试场景2：选择写操作（2'b10）
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array_mux_sel = 2'b10;
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#10;
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$display("Test Case 2 (sel=10): csn=%b, addr=%h (Expected: csn=%b, addr=%h)",
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array_csn, array_raddr, array_wr_csn, array_wr_raddr);
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// 测试场景3：选择读操作（2'b11）
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array_mux_sel = 2'b11;
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#10;
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$display("Test Case 3 (sel=11): csn=%b, addr=%h (Expected: csn=%b, addr=%h)",
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array_csn, array_raddr, array_rd_csn, array_rd_raddr);
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// 测试场景4：默认情况（2'b00）
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array_mux_sel = 2'b00;
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#10;
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$display("Test Case 4 (sel=00): csn=%b, addr=%h (Expected: csn=1, addr=0000)",
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array_csn, array_raddr);
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// 测试场景5：动态改变输入值，验证实时性
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array_ref_csn = 1'b1;
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array_ref_raddr = 16'hDEF0;
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array_mux_sel = 2'b01;
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#10;
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$display("Test Case 5 (sel=01 updated): csn=%b, addr=%h (Expected: csn=%b, addr=%h)",
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array_csn, array_raddr, array_ref_csn, array_ref_raddr);
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// 测试场景6：覆盖所有可能的选择信号
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array_mux_sel = 2'b00; #5;
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array_mux_sel = 2'b01; #5;
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array_mux_sel = 2'b10; #5;
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array_mux_sel = 2'b11; #5;
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// 结束仿真
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$finish;
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end
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initial begin
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$fsdbDumpfile("tb.fsdb");
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$fsdbDumpvars(0,tb_array_mux,"+all");
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$vcdpluson;
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$vcdplusmemon;
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end
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// 监控信号变化（可选，用于波形分析）
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initial begin
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$monitor("Time: %0t, sel=%b, csn=%b, addr=%h",
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$time, array_mux_sel, array_csn, array_raddr);
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||
end
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endmodule |