151 lines
4.8 KiB
Verilog
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Verilog
`timescale 1ns/1ps
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module tb_array_wr();
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// 时钟和复位信号
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reg clk;
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reg rst_n;
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// 输入信号（DUT 的输入）
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reg array_wr_frame_valid;
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reg [151:0] array_wr_frame_data;
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reg [7:0] array_inner_tras;
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||
reg [7:0] array_inner_trp;
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reg [7:0] array_inner_trcd_wr;
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||
reg [7:0] array_inner_twr;
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// 输出信号（DUT 的输出）
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wire array_wr_frame_ready;
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wire array_wr_done;
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wire array_wr_csn;
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wire [15:0] array_wr_raddr;
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wire array_caddr_vld_wr;
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wire [5:0] array_caddr_wr;
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wire array_wdata_vld;
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wire [127:0] array_wdata;
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// 实例化被测试模块（DUT）
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array_wr u_array_wr(
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.clk (clk),
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.rst_n (rst_n),
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.array_wr_frame_valid(array_wr_frame_valid),
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.array_wr_frame_data(array_wr_frame_data),
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||
.array_wr_frame_ready(array_wr_frame_ready),
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||
.array_wr_done (array_wr_done),
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.array_wr_csn (array_wr_csn),
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||
.array_wr_raddr (array_wr_raddr),
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||
.array_caddr_vld_wr (array_caddr_vld_wr),
|
||
.array_caddr_wr (array_caddr_wr),
|
||
.array_wdata_vld (array_wdata_vld),
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||
.array_wdata (array_wdata),
|
||
.array_inner_tras (array_inner_tras),
|
||
.array_inner_trp (array_inner_trp),
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||
.array_inner_trcd_wr(array_inner_trcd_wr),
|
||
.array_inner_twr (array_inner_twr)
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||
);
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// 生成时钟（50MHz，周期 20ns）
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initial begin
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clk = 1'b0;
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forever #10 clk = ~clk;
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end
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// 主测试流程
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initial begin
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// 初始化信号
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rst_n = 1'b0;
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array_wr_frame_valid = 1'b0;
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array_wr_frame_data = 152'd0;
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array_inner_tras = 8'd3; // 示例值：TRAS = 3 个时钟周期
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array_inner_trp = 8'd2; // 示例值：TRP = 2 个时钟周期
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array_inner_trcd_wr = 8'd2; // 示例值：TRCD_WR = 2 个时钟周期
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array_inner_twr = 8'd2; // 示例值：TWR = 2 个时钟周期
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// 复位释放（10 个时钟周期后）
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#200;
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rst_n = 1'b1;
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#20;
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// 测试场景 1：单帧数据写入（含 SOF 和 EOF）
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$display("=== 测试场景 1：单帧数据写入 ===");
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send_frame(
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1'b1, // 起始标志
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1'b1, // 结束标志（单帧）
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16'h1234,// 地址
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6'h05, // 列地址
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128'hA5A5A5A5A5A5A5A5A5A5A5A5A5A5A5A5 // 数据
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||
);
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wait(array_wr_done); // 等待写入完成
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#100;
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// 测试场景 2：多帧数据写入（首帧 SOF，末帧 EOF）
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$display("=== 测试场景 2：多帧数据写入 ===");
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// 第一帧（SOF=1，EOF=0）
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send_frame(
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1'b1,
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||
1'b0,
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||
16'h5678,
|
||
6'h0A,
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||
128'h55AA55AA55AA55AA55AA55AA55AA55AA
|
||
);
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#20;
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// 第二帧（SOF=0，EOF=1）
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send_frame(
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||
1'b0,
|
||
1'b1,
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16'h5678, // 地址与前一帧相同（连续写入）
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6'h0B,
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||
128'hAA55AA55AA55AA55AA55AA55AA55AA55
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||
);
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wait(array_wr_done); // 等待写入完成
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||
#100;
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||
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// 测试场景 3：无输入时的空闲状态
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$display("=== 测试场景 3：空闲状态验证 ===");
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||
array_wr_frame_valid = 1'b0;
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#200;
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||
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||
// 测试结束
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$display("=== 所有测试场景完成 ===");
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$finish;
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||
end
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// 任务：发送一帧数据（封装输入信号逻辑）
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task send_frame;
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input wsof; // 帧起始标志
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input weof; // 帧结束标志
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input [15:0] wraddr; // 写入地址
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input [5:0] wcaddr; // 列地址
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input [127:0] wdata; // 写入数据
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||
begin
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// 等待模块就绪（ready 信号为高）
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wait(array_wr_frame_ready);
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#10; // 延迟一小段时间
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// 驱动输入信号
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array_wr_frame_valid = 1'b1;
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array_wr_frame_data = {wsof, weof, wraddr, wcaddr, wdata}; // 拼接帧数据
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#20; // 保持一个时钟周期
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// 撤销有效信号
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array_wr_frame_valid = 1'b0;
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array_wr_frame_data = 152'd0;
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||
end
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endtask
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initial begin
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$fsdbDumpfile("tb.fsdb");
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$fsdbDumpvars(0,tb_array_wr,"+all");
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$vcdpluson;
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$vcdplusmemon;
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||
end
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||
// 监控关键信号变化（可选，用于调试）
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initial begin
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$monitor(
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||
"Time: %0t, State: %h, CSN: %b, Ready: %b, Done: %b, Valid: %b",
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||
$time, u_array_wr.cur_state, array_wr_csn, array_wr_frame_ready, array_wr_done, array_wdata_vld
|
||
);
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||
end
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||
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||
endmodule |