103 lines
2.6 KiB
Verilog
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Verilog
`timescale 1ns/1ps
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module tb_array_ref();
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// 输入信号定义
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reg clk;
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reg rst_n;
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reg array_ref_start;
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reg [7:0] array_inner_tras;
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reg [7:0] array_inner_trp;
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// 输出信号定义
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wire array_ref_done;
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wire array_ref_csn;
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wire [15:0] array_ref_raddr;
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// 实例化待测试模块
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array_ref uut (
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.clk (clk),
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.rst_n (rst_n),
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.array_ref_start (array_ref_start),
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||
.array_ref_done (array_ref_done),
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||
.array_ref_csn (array_ref_csn),
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||
.array_ref_raddr (array_ref_raddr),
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.array_inner_tras (array_inner_tras),
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||
.array_inner_trp (array_inner_trp)
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);
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// 时钟生成：10ns周期（100MHz）
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initial begin
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clk = 0;
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forever #1.25 clk = ~clk;
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end
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// 主测试流程
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initial begin
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// 初始化信号
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rst_n = 0;
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array_ref_start = 0;
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array_inner_tras = 8'd2; // RAS周期为2个时钟
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array_inner_trp = 8'd1; // RP周期为1个时钟
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// 复位释放
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#20;
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rst_n = 1;
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#10;
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// 启动刷新操作
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@(posedge clk);
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array_ref_start = 1;
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@(posedge clk);
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array_ref_start = 0; // 释放启动信号
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// 等待刷新完成（全地址遍历）
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wait(array_ref_done);
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$display("=== 第一次完整刷新完成 ===");
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#50;
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// // 测试不同的tras和trp参数
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// array_inner_tras = 8'd3;
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// array_inner_trp = 8'd2;
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// @(posedge clk);
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// array_ref_start = 1;
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// @(posedge clk);
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// array_ref_start = 0;
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||
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// wait(array_ref_done);
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// $display("=== 第二次完整刷新完成 ===");
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// #50;
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// // 测试中途复位
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// @(posedge clk);
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// array_ref_start = 1;
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// @(posedge clk);
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// array_ref_start = 0;
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// #30;
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// rst_n = 0;
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// #20;
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// rst_n = 1;
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// $display("=== 复位测试完成 ===");
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// 结束仿真
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#100;
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$display("=== 仿真结束 ===");
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$finish;
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end
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initial begin
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$fsdbDumpfile("tb.fsdb");
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$fsdbDumpvars(0,tb_array_ref,"+all");
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$vcdpluson;
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$vcdplusmemon;
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||
end
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// 监控信号变化
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initial begin
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$monitor(
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||
"Time: %0t, State: %b, raddr: %h, csn: %b, done: %b, ras_cnt: %h, rp_cnt: %h",
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||
$time, uut.cur_state, array_ref_raddr, array_ref_csn, array_ref_done,
|
||
uut.ref_ras_cnt, uut.ref_rp_cnt
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||
);
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||
end
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||
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||
endmodule |