cache module
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rtl/data_cache/axi_write_ctrl.v
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196
rtl/data_cache/axi_write_ctrl.v
Normal file
@@ -0,0 +1,196 @@
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module axi_write_ctrl #(
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parameter AXI_ID_W = 8, // AXI ID位宽
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parameter AXI_ADDR_W = 32, // AXI地址位宽
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parameter AXI_DATA_W = 256, // AXI数据位宽
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parameter AXI_STRB_W = AXI_DATA_W / 8 // 字节选通位宽(256bit对应32字节)
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) (
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input wire clk, // 系统时钟
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input wire rst_n, // 异步复位，低有效
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// 控制与数据输入
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input wire start_en, // 写事务启动使能
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input wire [AXI_ADDR_W-1:0] sram_base_addr, // SRAM基地址
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input wire [AXI_DATA_W-1:0] fifo_rd_data, // FIFO读数据
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input wire fifo_empty, // FIFO空标志
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output reg fifo_rd_en, // FIFO读使能
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// AXI AW通道
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output reg [AXI_ID_W-1:0] axi_m_awid, // 写地址ID
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output reg [AXI_ADDR_W-1:0] axi_m_awaddr, // 写地址
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output reg [3:0] axi_m_awlen, // 突发长度(0表示1个数据)
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output reg [2:0] axi_m_awsize, // 数据宽度(5对应32字节)
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output reg [1:0] axi_m_awburst, // 突发类型(0表示增量)
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output reg axi_m_awlock, // 锁定信号(0表示普通访问)
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output reg [4:0] axi_m_awcache, // 缓存属性(0表示非缓存)
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output reg [2:0] axi_m_awprot, // 保护属性(0表示普通)
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output reg [4:0] axi_m_awqos, // QoS优先级(0表示默认)
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output reg axi_m_awvalid, // 写地址有效
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input wire axi_m_awready, // 写地址就绪
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// AXI W通道
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output reg [AXI_ID_W-1:0] axi_m_wid, // 写数据ID
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output reg [AXI_DATA_W-1:0] axi_m_wdata, // 写数据
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output reg [AXI_STRB_W-1:0] axi_m_wstrb, // 字节选通(全1表示所有字节有效)
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output reg axi_m_wlast, // 突发结束标志
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output reg axi_m_wvalid, // 写数据有效
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input wire axi_m_wready, // 写数据就绪
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// AXI B通道
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input wire [AXI_ID_W-1:0] axi_m_bid, // 写响应ID
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input wire [1:0] axi_m_bresp, // 写响应(0表示OKAY)
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input wire axi_m_bvalid, // 写响应有效
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output reg axi_m_bready, // 写响应就绪
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// 状态输出
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output reg axi_busy, // AXI写事务忙
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output reg axi_done // AXI写事务完成
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);
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// 内部信号定义
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reg [AXI_ADDR_W-1:0] curr_addr; // 当前写地址(基于基地址递增)
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reg [1:0] axi_state; // AXI状态机状态寄存器
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// 状态定义
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localparam AXI_IDLE = 2'd0; // 空闲状态
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localparam AXI_AW = 2'd1; // 地址通道传输状态
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localparam AXI_W = 2'd2; // 数据通道传输状态
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localparam AXI_B = 2'd3; // 响应通道传输状态
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// 1. AXI状态机时序逻辑
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always @(posedge clk or negedge rst_n) begin
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if (!rst_n) begin
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axi_state <= AXI_IDLE;
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curr_addr <= {AXI_ADDR_W{1'b0}};
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axi_busy <= 1'b0;
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axi_done <= 1'b0;
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end else begin
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axi_done <= 1'b0; // 单周期有效
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case (axi_state)
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AXI_IDLE: begin
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axi_busy <= 1'b0;
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// 启动条件: 使能信号有效且FIFO非空
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if (start_en && !fifo_empty) begin
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axi_state <= AXI_AW;
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axi_busy <= 1'b1;
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||||
// 初始化当前地址为基地址(首次)或保持上次地址(连续传输)
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curr_addr <= (curr_addr == {AXI_ADDR_W{1'b0}}) ? sram_base_addr : curr_addr;
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end
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end
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AXI_AW: begin
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// 地址通道握手完成，进入数据通道
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if (axi_m_awvalid && axi_m_awready) begin
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axi_state <= AXI_W;
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// 预计算下一次地址(当前地址 + 数据宽度字节数)
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curr_addr <= curr_addr + (AXI_DATA_W / 8);
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end
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end
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AXI_W: begin
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||||
// 数据通道握手完成，进入响应通道
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if (axi_m_wvalid && axi_m_wready) begin
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axi_state <= AXI_B;
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end
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||||
end
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AXI_B: begin
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// 响应通道握手完成，事务结束
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if (axi_m_bvalid && axi_m_bready) begin
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axi_state <= AXI_IDLE;
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axi_done <= 1'b1; // 标记事务完成
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end
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end
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||||
endcase
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||||
end
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||||
end
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// 2. AXI AW通道信号生成逻辑
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always @(posedge clk or negedge rst_n) begin
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if (!rst_n) begin
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axi_m_awid <= {AXI_ID_W{1'b0}};
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axi_m_awaddr <= {AXI_ADDR_W{1'b0}};
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axi_m_awlen <= 4'd0;
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||||
axi_m_awsize <= 3'd5; // 5对应32字节(2^5 = 32)
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axi_m_awburst <= 2'd0; // 0表示INCR(增量)突发
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axi_m_awlock <= 1'b0;
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axi_m_awcache <= 5'd0; // 非缓存、非缓冲
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axi_m_awprot <= 3'd0; // 普通非特权数据访问
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axi_m_awqos <= 5'd0; // 默认QoS级别
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axi_m_awvalid <= 1'b0;
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end else begin
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||||
case (axi_state)
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AXI_AW: begin
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axi_m_awid <= 8'd0; // 固定ID为0
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axi_m_awaddr <= curr_addr; // 当前地址
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axi_m_awlen <= 4'd0; // 突发长度为1(0+1)
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axi_m_awsize <= 3'd5; // 保持32字节宽度
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axi_m_awburst <= 2'd0; // 保持增量突发
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axi_m_awvalid <= 1'b1; // 地址有效
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end
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default: begin
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axi_m_awvalid <= 1'b0; // 非地址状态时无效
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end
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||||
endcase
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||||
end
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||||
end
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// 3. AXI W通道信号生成逻辑
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always @(posedge clk or negedge rst_n) begin
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||||
if (!rst_n) begin
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||||
axi_m_wid <= {AXI_ID_W{1'b0}};
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||||
axi_m_wdata <= {AXI_DATA_W{1'b0}};
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||||
axi_m_wstrb <= {AXI_STRB_W{1'b1}}; // 所有字节有效
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||||
axi_m_wlast <= 1'b1; // 单拍突发，始终为1
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||||
axi_m_wvalid <= 1'b0;
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||||
fifo_rd_en <= 1'b0;
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||||
end else begin
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case (axi_state)
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||||
AXI_AW: begin
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||||
// 地址握手完成前预读FIFO
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||||
if (axi_m_awready) begin
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||||
fifo_rd_en <= 1'b1; // 读取FIFO数据
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axi_m_wid <= 8'd0; // 与AW通道ID保持一致
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||||
axi_m_wdata <= fifo_rd_data; // 锁存FIFO数据
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||||
axi_m_wvalid <= 1'b1; // 数据有效
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||||
end else begin
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||||
fifo_rd_en <= 1'b0;
|
||||
axi_m_wvalid <= 1'b0;
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||||
end
|
||||
end
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||||
AXI_W: begin
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||||
fifo_rd_en <= 1'b0; // 停止读FIFO
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||||
// 数据握手完成后失效
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if (axi_m_wready) begin
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||||
axi_m_wvalid <= 1'b0;
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||||
end
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||||
end
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||||
default: begin
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||||
fifo_rd_en <= 1'b0;
|
||||
axi_m_wvalid <= 1'b0;
|
||||
end
|
||||
endcase
|
||||
end
|
||||
end
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||||
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||||
// 4. AXI B通道信号生成逻辑
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always @(posedge clk or negedge rst_n) begin
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if (!rst_n) begin
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||||
axi_m_bready <= 1'b0;
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||||
end else begin
|
||||
case (axi_state)
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||||
AXI_B: begin
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||||
axi_m_bready <= 1'b1; // 准备接收响应
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||||
// 响应握手完成后失效
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||||
if (axi_m_bvalid) begin
|
||||
axi_m_bready <= 1'b0;
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||||
end
|
||||
end
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||||
default: begin
|
||||
axi_m_bready <= 1'b0;
|
||||
end
|
||||
endcase
|
||||
end
|
||||
end
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||||
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||||
endmodule
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